【導(dǎo)讀】DDR3 SDRAM 全稱double-data-rate 3 synchronous dynamic RAM，即第三代雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器。雙倍速率（double-data-rate），是指時(shí)鐘的上升沿和下降沿都發(fā)生數(shù)據(jù)傳輸；同步，是指DDR3數(shù)據(jù)的讀取寫入是按時(shí)鐘同步的；動(dòng)態(tài)，是指DDR3中的數(shù)據(jù)掉電無(wú)法保存，且需要周期性的刷新，才能保持?jǐn)?shù)據(jù)；隨機(jī)，是指可以隨機(jī)操作任一地址的數(shù)據(jù)。

本文我們介紹下DDR3的基礎(chǔ)知識(shí)，涉及DDR3管腳信號(hào)、容量計(jì)算、重要參數(shù)介紹內(nèi)容。

01 DDR3 SDRAM概述

DDR3 SDRAM 全稱double-data-rate 3 synchronous dynamic RAM，即第三代雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器。雙倍速率（double-data-rate），是指時(shí)鐘的上升沿和下降沿都發(fā)生數(shù)據(jù)傳輸；同步，是指DDR3數(shù)據(jù)的讀取寫入是按時(shí)鐘同步的；動(dòng)態(tài)，是指DDR3中的數(shù)據(jù)掉電無(wú)法保存，且需要周期性的刷新，才能保持?jǐn)?shù)據(jù)；隨機(jī)，是指可以隨機(jī)操作任一地址的數(shù)據(jù)。

以鎂光MT41K256M16RH-107為例（以下介紹均以此芯片為例），該芯片容量為512GB（4Gbit），器件內(nèi)部功能模塊組成如圖1所示。

圖1、256M×16功能框圖

02 DDR3 SDRAM管腳介紹

圖2、×16芯片F(xiàn)BGA封裝管腳分布

由圖1和2圖所示，DDR3管腳根據(jù)不同的功能可以分為：數(shù)據(jù)組、地址組、控制組和電源組四大類型。

2.1 數(shù)據(jù)組：DQ[15:0]、UDQS/UDQS#、LDQS/LDQS#、UDM、LDM。

●   DQ[15:0]：雙向信號(hào)，16位數(shù)據(jù)總線；

●   UDQS/UDQS#、LDQS/LDQS#：雙向信號(hào)，數(shù)據(jù)選通信號(hào)，用于數(shù)據(jù)同步；

●   UDM、LDM：數(shù)據(jù)屏蔽信號(hào)。

2.2 地址組：BA[2:0]、A[14:0]。

●   BA[2:0]：Bank地址信號(hào)；

●   A[14:0]：地址總線。

2.3 控制組：CK/CK#、CKE、CS#、RAS#、CAS#、WE#、RESET#、ODT、 ZQ#

●   CK/CK#：時(shí)鐘信號(hào)，雙沿采樣DQ數(shù)據(jù)；

●   CKE：時(shí)鐘使能信號(hào)；

●   CS#：DDR3片選信號(hào)，低有效；

●   RAS#：行選通信號(hào)；

●   CAS#：列選通信號(hào)；

●   WE#：寫使能信號(hào)；

●   ODT：片上終端使能信號(hào)。DDR3芯片數(shù)據(jù)組是有片上端接的，無(wú)需外部端接，而控制信號(hào)和地址信號(hào)為保證信號(hào)完整性需要端接匹配；

●   ZQ：校準(zhǔn)管腳，下拉240Ω電阻到VSSQ。

2.4 電源組：

●   VDD：電源電壓，1.5V±5%；

●   VDDQ：DQ供電，1.5V±5%；

●   VREFCA：控制、命令和地址參考電壓，電壓為VDD/2；

●   VREFDQ：數(shù)據(jù)參考電壓，電壓為VDD/2；

03 DDR3 尋址及容量計(jì)算

3.1 DDR3數(shù)據(jù)尋址

圖3、DDR存儲(chǔ)陣列示意

如圖3所示，DDR3的內(nèi)部是一個(gè)存儲(chǔ)陣列，類似一張二維表格，數(shù)據(jù)讀寫操作即對(duì)這個(gè)陣列進(jìn)行操作。所謂尋址就是操作指定表格單元（圖中黃色單元格）所需的步驟，即讀寫某個(gè)表格單元，需要先指定一個(gè)行（Row），再指定一個(gè)列（Column）。這個(gè)表格通常稱為邏輯Bank，一個(gè)DDR3有多個(gè)Bank組成。

3.2 容量計(jì)算

以鎂光MT41K256M16RH-107為例。

圖4、DDR3地址組成

由圖4可以，Row address = 15bit，Column address = 10bit，Bank address = 3bit，則器件總存儲(chǔ)單元為：

2^15×2^10×2^3 = 2^28= 256M單元格，每個(gè)單元格為16bit，總計(jì)容量為：256M×16bit = 512MB（4Gbit）。

04 DDR3 關(guān)鍵參數(shù)解析

DDR3器件手冊(cè)給出了非常詳盡的參數(shù)介紹，里面有幾個(gè)非常重要的參數(shù)下面來(lái)介紹一下。

4.1 突發(fā)傳輸及突發(fā)長(zhǎng)度

圖5、非連續(xù)突發(fā)讀操作

突發(fā)是指在同一行中相鄰的存儲(chǔ)單元連續(xù)進(jìn)行數(shù)據(jù)傳輸?shù)姆绞?。如圖5所示，突發(fā)長(zhǎng)度BL=8，即送出一次讀命令和讀地址，連續(xù)輸出8個(gè)數(shù)據(jù)。

另外，連續(xù)讀取操作，即控制好兩次突發(fā)讀間隔時(shí)間，即可實(shí)現(xiàn)連續(xù)讀輸出操作，如圖6所示，圖中需要控制好參數(shù)tCCD。

圖6、連續(xù)讀操作

4.2 CAS Latency（CAS潛伏期）

該參數(shù)又稱讀取潛伏期或列地址脈沖選通潛伏期，簡(jiǎn)寫成CL，該參數(shù)以時(shí)鐘周期為單位，該參數(shù)表示從讀命令和地址有效發(fā)出后，數(shù)據(jù)穩(wěn)定數(shù)據(jù)的延遲時(shí)鐘個(gè)數(shù)。如圖7所示，當(dāng)CL=6時(shí)，有效數(shù)據(jù)在6個(gè)時(shí)鐘之后輸出。

圖7、讀延遲周期CL = 6

4.3 tRCD：RAS至CAS延遲

tRCD表示行地址選通脈沖到列地址選通脈沖延遲，如圖8所示，該參數(shù)以時(shí)鐘周期為單位。

圖8、讀操作

4.4  附加延遲（AL）

如圖8所示，AL = 5，CL = 6，由此讀操作有效數(shù)據(jù)在RL = AL + CL = 11個(gè)時(shí)鐘后輸出。

4.5 tRP預(yù)充電周期

圖9、tRP預(yù)充電周期

預(yù)充電有效周期，在發(fā)出預(yù)充電命令之后，要經(jīng)過(guò)一段時(shí)間才能允許發(fā)送RAS行有效命令打開(kāi)新的工作行。

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